Samsung представила перші в світі 3D логічні транзистори
На міжнародному технологічному симпозіумі VLSI 2026 команда розробників логічних технологій науково-дослідного центру Samsung Semiconductor презентувала фундаментальний прорив, який офіційно переводить виробництво логічних мікросхем у третій вимір. Південнокорейський гігант уперше в історії напівпровідникової індустрії продемонстрував діючу архітектуру тривимірного багатошарового польового транзистора (3D Stacked FET) з рекордно малим кроком затвора — всього 42 нм.
Розробка викликала фурор серед світової наукової спільноти: робота логічного крила Samsung виділилася серед понад 1000 заявок, отримавши найвищий бал рецензування (8,29 з 10) та офіційну нагороду за найкращу технологічну доповідь симпозіуму.
Як зазначають інженери Samsung, класичне двовимірне (планарне) компонування логічних чіпів повністю вперлося у свої фізичні ліміти. В усіх існуючих процесорах транзистори n-типу та p-типу змушені розташовуватися поруч, на одній горизонтальній площині кристала. При спробі зблизити їх ще сильніше ізоляційний шар між ними стоншується настільки, що виникають критичні струми витоку і чіп миттєво виходить із ладу.
Керівник команди розробників логічних технологій Samsung Янгчай Юнг порівняв цей процес із міським плануванням:
«Якщо мікросхеми пам’яті (V-NAND та HBM) схожі на масовий фастфуд, який уже давно успішно перейшов на вертикальне стекірування, то логічні мікросхеми — це як вишукане свято. Клієнтам ШІ-сектору потрібні високоіндивідуалізовані рішення. Вертикальна інтеграція усуває це горизонтальне вузьке місце в ізоляції. Замість того, щоб розміщувати два пристрої поруч, ми складаємо їх один на одного. Це схоже на заміну щільної одноповерхової забудови багатоповерховим хмарочосом».
Нова архітектура 3D Stacked FET є не заміною поточної передової технології GAA (Gate-All-Around), а її логічною тривимірною еволюцією вгору. Завдяки розміщенню двох транзисторів у просторі, де раніше міг поміститися лише один, щільність розміщення елементів у межах тієї ж площі кремнію теоретично подвоюється (зростання на 100%). Для порівняння: стандартна зміна техпроцесів на плоскості зазвичай приносить лише близько 15% приросту продуктивності за ітерацію вузла.
Подібне вертикальне укладання логіки тривалий час вважалося неможливим через колосальні труднощі з вирощуванням кристалів та внутрішньою комутацією. Щоб створити діючий зразок з кроком затвора 42 нм (попередній рекорд індустрії тримався на позначці 48 нм), інженери Samsung Semiconductor реалізували три унікальні технологічні рішення:
Триклієнтне наношарове укладання 3/3: Компанія стала піонером у використанні тришарового наноструктурного укладання каналів як у верхньому (n-тип), так і в нижньому (p-тип) транзисторних рівнях.
Вертикальне I-подібне з’єднання RBC (RX-визначений контакт): Замість класичного C-подібного об’ємного контакту, який горизонтально огинав структуру і займав багато місця, Samsung розробила прямий вертикальний розріз типу “I”. Це змусило інженерів збільшити глибину травлення вниз утричі, працюючи в екстремально вузьких проміжках між транзисторними рівнями без утворення порожнеч.
Середній діелектричний ізоляційний шар (MDI): За допомогою передових методів епітаксіального вирощування кристалів кремнію було створено унікальну ізоляційну прослойку MDI, яка повністю ліквідувала взаємні наводки та витоки струму між верхнім та нижнім поверхами транзистора.
Як пояснюють експерти команди розробників ВукХьон Квон та Донхун Хван, наразі на кремнієвих пластинах (проаналізованих за допомогою просвічуючої електронної мікроскопії — TEM) успішно підтверджено працездатність та однорідність окремих транзисторних структур. Наступний етап — перехід від «будівельних блоків» до перевірки функціональних логічних схем.
Найближчим часом Samsung планує зібрати на базі 3D Stacked FET перші тестові блоки кільцевого генератора (для перевірки цілісності проходження сигналу по поверхах) та модулі високошвидкісної пам’яті SRAM (тимчасове сховище даних процесора). Після успішного підтвердження логічних операцій на рівні схем технологія буде повністю готова до запуску в комерційне серійне виробництво мікросхем нового покоління.
Для HiTech Expert ми робимо фундаментальний висновок: демонстрація робочої архітектури 3D Stacked FET з кроком 42 нм на VLSI 2026 — це залізобетонна заявка Samsung на технологічне лідерство у b2b-сегменті високопродуктивних обчислень (HPC) та ШІ-процесорів до кінця поточного десятиліття. Поки TSMC намагається витиснути останні соки з плоскої 2-нанометрової та 1,4-нанометрової літографії, Samsung успішно зламала горизонтальні бар’єри, розгорнувши кремній по вертикалі.
З інженерної точки зору, подвоєння щільності транзисторів без збільшення площі кристала — це єдиний реальний спосіб задовольнити апетити клієнтів рівня OpenAI. Як ми аналізували вчора, OpenAI спалює $34 мільярди на рік, і левова частка цих грошей йде на оплату гігаватів електроенергії для дата-центрів. Вертикальні 3D-транзистори від Samsung дозволять подвоїти енергоефективність чіпів, що миттєво знизить операційні витрати на хмарні обчислення в рази.
Позаду цього тріумфу стоїть колосальна драма та інженерний подвиг. Щоб встигнути здати робочі зразки до дедлайну, корейська команда восени 2025 року повністю відмовилася від 10-денної національної відпустки на свято Чусок, працюючи в лабораторіях цілодобово. Досвід, накопичений Samsung при вертикальному масштабуванні пам’яті V-NAND та HBM, спрацював як єдиний фундамент. Тепер, коли «цеглини» майбутнього заліза готові, світова напівпровідникова індустрія офіційно вступає в 3D-еру. Україна, яка зараз силами спільноти AI HOUSE та Мінцифри проводить ШІ-аудит свого IT-сектору, повинна чітко усвідомлювати: архітектура майбутнього софту та нейромереж уже найближчими роками спиратиметься на зовсім інші, тривимірні апаратні швидкості.
- Останні
- Популярні
Новини по днях
18 червня 2026
